文法如下: (1)S->aAcBe (2)A->b (3)A->Ab (4)B->d 關於lr0的語法分析
上傳時間： 2015-11-22
上傳用戶：thinode
一、 一元三次回歸方程 CubicMultinomialRegress.cs 方程模型為Y=a*X(3)+b*X(2)+c*X(1)+d public override double[] buildFormula() 得到系數數組，存放順序與模型系數相反，即該數組中系數的值依次是d,c,b,a。 以后所述所有模型的系數存放均與此相同（多元線性回歸方程除外）。 public override double forecast(double x) 預測函數，根據模型得到預測結果 public override double computeR2() 計算相關系數（決定系數），系數越接近1，數據越滿足該模型。
標簽： CubicMultinomialRegress override public double
上傳時間： 2015-11-25
上傳用戶：13215175592
~{JGR 8vQ IzWwR5SC5D2V?bD#DbO5M3~} ~{3v?b~} ~{Hk?b~} ~{2iQ/5H9&D\~} ~{?IRTWw@)3d~} ~{TZ~}JDK1.4.2~{OBM(9}~}
上傳時間： 2015-02-22
上傳用戶：ommshaggar
樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不重複 (3) 每個節點內的指標個數為元素個數加一 (4) 第 i 個指標所指向的子節點內的所有元素值皆小於父節點的第 i 個元素 (5) B 樹內的所有末端節點深度一樣
上傳時間： 2017-05-14
上傳用戶：日光微瀾
在9（3*3）個方格的方陣中填入數字1到N(N>=10)內的某9個數字 每個方格填一個整數，要求相鄰兩個方格的兩個整數之和為質數。 試求所有的解
上傳時間： 2013-12-19
上傳用戶：zsjinju
b to b 模式 電子商務系統 ，c# 開發 , B/S結構
上傳時間： 2014-01-20
上傳用戶：hanli8870
基于Verilog-HDL的硬件電路的實現 9.1 簡單的可編程單脈沖發生器 9.1.1 由系統功能描述時序關系 9.1.2 流程圖的設計 9.1.3 系統功能描述 9.1.4 邏輯框圖 9.1.5 延時模塊的詳細描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測模塊的詳細描述及仿真 9.1.8 計數模塊的詳細描述 9.1.9 可編程單脈沖發生器的系統仿真 9.1.10 可編程單脈沖發生器的硬件實現 9.1.11 關于電路設計中常用的幾個有關名詞
標簽： Verilog-HDL 9.1 功能描述
上傳時間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實現 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計的工作原理 9.4.3 頻率測量模塊的設計與實現 9.4.4 while循環語句的使用方法 9.4.5 門控信號發生模塊的設計與實現 9.4.6 頻率計的Verilog-HDL描述 9.4.7 頻率計的硬件實現
標簽： Verilog-HDL 9.4 脈沖 頻率
上傳時間： 2013-12-01
上傳用戶：frank1234
基于Verilog-HDL的硬件電路的實現 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設計與實現 9.5.4 forever循環語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標信號發生模塊的設計與實現 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現 9.5.9 周期測量模塊的設計與實現之二 9.5.10 改進型周期計的Verilog-HDL描述 9.5.11 改進型周期計的硬件實現 9.5.12 兩種周期計的對比
標簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
上傳用戶：皇族傳媒
基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制 9.7.1 步進電機驅動的邏輯符號 9.7.2 步進電機驅動的時序圖 9.7.3 步進電機驅動的邏輯框圖 9.7.4 計數模塊的設計與實現 9.7.5 譯碼模塊的設計與實現 9.7.6 步進電機驅動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統任務-"$finish"的使用方法 9.7.10 步進電機驅動的硬件實現
標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路
上傳時間： 2014-01-23
上傳用戶：拔絲土豆
